MODUL 3 PERCOBAAN 1 KONDISI 1

DAFTAR ISI

1. Kondisi

1. Kondisi [Kembali]

Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan D flip flop dan output seven segment

2. Rangkaian Simulasi [Kembali]

Gambar 1. Rangkaian percobaan Asynchronous Binary

Counter D flip flop dan output seven segment

3. Video [Kembali]

Video 1. Rangkaian percobaan Asynchronous Binary

Counter D flip flop dan output seven segment

4. Prinsip Kerja [Kembali]

Pada rangkaian kali ini kita menggunakan beberapa komponen, yaitu D Flip Flop, Logicprobe, dan saklar SPDT

Rangkaian diatas bekerja secara asinkronus counter karena pada rangkaian terlihat hanya flip flop pertama yang kaki CLK nilainya diatur oleh sinyal clock, sedangkan kaki CLK pada flip flop selanjutnya nilainya berdasarkan output dari flip flop sebelumnya
Kita lihat pada flip flop pertama nilai input kaki S dan R bernilai 1, maka input tersebut tidak akan aktif karena kaki S dan R bersifat active low
Selanjutnya kita lihat input D dan CLK pada Flip Flop pertama, yang mana pada flip flop pertama D bernilai 1 dan CLK bernilai sinyal clock (berganti terus). Berdasarkan tabel kebenaran D flip Flop, jika input D bernilai 1 dan CLK dont care, maka nilai Q adalah 1 dan Q' adalah 0. Maka akan ditampilkan nilai Q1 adalah 1
Pada FlipFlop kedua, nilai D diperngaruhi oleh nilai Q1, maka nilai D pada FlipFlop kedua adalah 1 maka nilai Q2 adalah 1, dan begitupun seterusnya

Arif Habibillah